[IT비즈뉴스 최태우 기자] 삼성전자가 핀펫(FinFET)구조 대비 전류의 흐름을 세밀하게 제어할 수 있는 게이트올어라운드(Gate-All-Around, GAA)를 적용한 3나노(nm) 반도체 설계 기술 로드맵을 정식으로 공개했다.

앞서 향후 10년 간 반도체 생산시설 부문에 대규모 투자계획을 발표한 삼성전자는 최신 3나노 기술 로드맵 발표와 공정키트 배포로 고객사를 확보, 파운드리 경쟁력 강화에 나선다는 전략으로 읽혀진다.

삼성전자는 14일(현지시간) 미국 산타클라라 메리어트호텔에서 열린 '삼성 파운드리 포럼 2019(Samsung Foundry Forum 2019)'에서 3나노 GAA 초기버전(3GAE)의 공정설계키트(Process Design Kit, PDK)를 공개했다.

PDK는 파운드리회사의 제조공정에 최적화된 설계를 지원하는 데이터 파일이다. 이를 팹리스사가 활용하면 제품의 설계를 쉽게 할 수 있어 제품의 시장 출시까지 소요기간을 단축시킬 수 있다. 공개된 버전은 GAA 공정이 적용된 1세대 초기버전이다.

사측 발표에 따르면, 3GAE 공정은 현재 최신 양산공정인 7나노 핀펫 대비 칩 면적을 45% 줄일 수 있다. 50%의 소비전력, 35%의 성능향상 효과도 누릴 수 있다.

삼성전자는 3나노 공정에서 독자적인 멀티브릿지채널펫(Multi Bridge Channel FET, MBCFETTM) 기술을 도입했다고 설명했다.

MBCFETTM은 가늘고 긴 와이어 형태의 GAA 구조를 발전시켜 종이처럼 얇고 긴 모양의 나노시트를 적층하는 방식이다. 성능과 전력효율을 높이면서 핀펫 공정과도 호환성이 높아 기존 설비와 제조 기술을 활용할 수 있다는 장점이 있다.

클라우드 기반의 반도체설계 서비스(SAFE-Cloud)도 공개했다. 아마존웹서비스(AWS)·마이크로소프트애저(MS Azure) 클라우드 위에서 자동화설계툴(EDA) 회사인 케이던스(Cadence), 시놉시스(Synopsys)의 툴을 사용할 수 있는 게 골자다.

사측은 클라우드 서비스를 통해 팹리스고객사가 삼성전자와 파트너사가 제공하는 공정설계키트(PDK), 설계방법론(DM), 자동화설계툴(EDA), 설계자산(라이브러리/IP)을 이용하면서 초기 투자비용을 줄이면서 빠르게 칩 설계를 시작할 수 있을 것으로 기대하고 있다.

삼성전자 파운드리사업부 정은승 사장은 “반도체 공정과 생산, 패키지 분야의 앞선 기술뿐만 아니라 파운드리 업체와 고객, 파트너가 신뢰하고 비전을 공유하는 것도 중요하다”며 “이번 포럼을 통해 기술적 성과와 목표를 공유할 수 있어 기쁘다”고 소감을 밝혔다.

앞서 삼성전자는 반도체 사업 경쟁력 강화를 목적으로 시스템반도체 기술 경쟁력 확보와 함께 생산시설 부문에 대한 투자계획을 발표한 바 있다. 향후 10년 간 생산시설 부문에 약 60조원이 투입될 전망이다.

국내 반도체 팹리스사를 위한 지원책을 통해 시스템반도체 생태계 강화에도 집중할 계획이다. 현재 보유하고 있는 다양한 IP를 국내 중소기업에 제공하면서 개발기간을 단축할 수 있도록 지원하는 것이 주요 골자다.

반도체 위탁생산 물량 기준을 완화해 소량제품 생산도 지원하면서 국내 디자인하우스 업체와의 외주협력도 확대할 방침이다.