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'RISC-V' 생태계 강화…웨스턴디지털, 오픈소스 기반 표준형 아키텍처 발표

[IT비즈뉴스 최태우 기자] 웨스턴디지털이 12월3일(현지시간) 미국 캘리포니아에서 열린 ‘리스크-파이브(RISC-V) 서밋 2018’에서 자체 RISC-V 개발 현황과 관련 생태계 확장을 지원하는 3개 오픈소스를 공개했다. 

개방·확장성을 지향하는 아키텍처인 RISC-V는 코어 데이터센터부터 원격, 모바일 시스템 엣지(edge)에서 급증하는 빅데이터와 패스트 데이터 애플리케이션과 워크로드의 다양성을 지원한다.

기존의 표준화된 범용 컴퓨팅 아키텍처 대안을 표방하면서 개방형 표준 인터페이스를 기반으로 전용 프로세싱(specialty processing), 메모리 중심 솔루션과 고유 스토리지(unique storage), 유연한 상호 연결(interconnect) 애플리케이션을 지원하는 다양한 기술을 관련 서밋을 통해 발표하고 있다.

웨스턴디지털은 올해 서밋 현장에서 하나의 사이클 안에서 다수의 명령어를 동시 처리할 수 있는 투-웨이(2-way) 슈퍼스칼라(superscalar) 구조의 새로운 RISC-V SweRV 코어를 오픈소스로 공개할 것을 밝혔다.

RISC-V SweRV 코어는 32비트의 9단계 파이프라인(pipeline) 코어 구조로 다중 명령을 한꺼번에 불러오고 동시에 실행 가능한 점이 특징으로 소형 폼팩터의 인오더(in-order) 방식으로 설계됐으며 4.9코어마크(CoreMarks)/Mhz 처리속도를 지원한다.

웨스턴디지털은 SweRV 코어를 플래시컨트롤러, 솔리드스테이트드라이브(SSD) 등 다양한 임베디드 제품의 자체 설계 부문에 사용할 예정이다. 

RISC-V 코어에 사용할 수 있는 테스트 벤치 일체를 지원하는 오픈소스 기반의 ‘SweRV ISS’도 선보였다. ISS는 프로세서의 명령어를 실행하는데 있어 사전 검증(시뮬레이션)하는 프로그램이다. 

SweRV ISS는 인터럽트(interrupt), 버스 오류(bus error)와 같은 외부 이벤트를 모델화해 RISC-V 코어의 작동여부를 검증하게 된다. 회사 측은 SweRV 코어와 SweRV ISS가 함께 오픈 소스 명령어 집합 아키텍처를 향한 업계의 전환을 가속화할 것으로 기대하고 있다. 

이더넷 패브릭 상에서 캐시 일관성 메모리를 제공하기 위해 개발된 새로운 개방형 접근 기술인 메모리 중심 시스템 아키텍처 ‘옴니익스텐드(OmniXtend)’도 공개했다. 옴니익스텐드는 프로세서, 머신러닝 가속기, GPU, FPGA와 기타 구성요소에 접근하고 데이터를 상호 공유할 수 있는 개방형 표준 인터페이스다.

마틴 핀크(Martin Fink) 웨스턴디지털 최고기술책임자(CTO)는 “빅데이터와 패스트 데이터가 급증함에 따라 오늘날 광범위한 데이터 집약적 애플리케이션에서 데이터의 진정한 가치를 도출하기 위해서는 특수 목적 기술이 필수적”이라며 “웨스턴디지털은 오픈소스 커뮤니티에 대한 면밀한 지원과 RISC-V 이니셔티브에 대한 지속적인 공헌을 통해 협력적 혁신을 이끌어나갈 계획”임을 밝혔다.

최태우 기자  taewoo@itbiznews.com

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